随着我们逼近先进节点的器件缩放极限，超大规模数据中心和 AI 设计对计算性能和数据传输的需求增长到了前所未有的水平。高级的系统级芯片 (SoC) 即将接近光刻尺寸极限。那么如何找到创新解决方案，让摩尔定律的缩放规律持续生效，降低功耗且提高性能呢？

首选解决方案包括 3D 设计和 2.5D 设计，前者是在同一个封装中堆叠芯片，后者是在同一个封装中部署带硅中介层的多芯粒系统。多芯粒设计和晶粒堆叠有助于降低整体一次性工程成本、改善设计的功能和性能，同时降低功耗；通过有效使用纵向空间来克服光刻尺寸限制（如图1所示），同时提供更灵活的 IP 使用模型，并加快创新产品的上市速度。

图 1: 服务器的晶粒尺寸趋势变化

对于多芯粒系统，一个理想的设计环境应该同时具有集成化、模块化的特点。该环境应能够提前感知设计意图，支持系统规划的抽象，提供如系统级热效应、功耗分析的早期反馈，通过无缝的实现和分析来实现系统收敛，同时兼顾芯片和封装效应。

Cadence Integrity 3D-IC 平台是业界首个面向系统规划、实现和系统级分析的一站式解决方案。本白皮书介绍了 3D-IC 设计的需求、挑战和解决方案，以及 Cadence Integrity 3D-IC 平台所提供的分析功能。在设计早期获得来自系统级分析流程的反馈，有助于 3D-IC 设计人员实现系统驱动的 PPA 结果，避免对单个芯粒进行过度设计。

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