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摩尔定律放缓，先进节点成本不断攀升，推动先进封装持续发展，催生出了芯片堆叠与硅基板以及各种应用。3D 实现和系统规划迎来了新的挑战，因为芯片堆叠产生了与堆叠的不同组件和整个系统相关的新复杂性，需要额外考虑整个堆叠系统的机械、电气和热方面的特性。为了实现可以高效运行的 3D-IC 堆叠，重要的是利用闭环嵌入式系统级分析来看待系统级规划和实现。
Integrity 3D-IC 设计和分析平台建立在 Cadence 领先的 Innovus Implementation System 基础架构上，因而支持大容量的设计，可以帮助系统设计师规划、实现和分析具有各种封装风格（2.5D 或 3D）的任何类型的堆叠芯片系统。提供业界首个集成化系统和 SoC 级解决方案，利用系统分析技术与Cadence 的 Virtuoso 和 Allegro 模拟和封装实现环境进行协同设计。
图 1：系统级设计和连接性的分层规划和优化
Integrity 3D-IC 提供了一个集成的流程管理器，以便在设计流程的较早阶段，就能够用系统级的分析能力，包括热分析、功耗分析、裸片间静态时序分析和物理验证，使得不仅仅单个芯片层面，同时也在整个系统上实现有效收敛。
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