一年一度的 DesignCon 是世界一流的高速通信和系统设计大会，在电子创新的核心硅谷汇集芯片、电路板和系统设计领域的关键技术发展与碰撞。
在今年落幕的 DesignCon 2024 大会上，Cadence及其合作用户为大家带来了7场精彩的技术专题演讲，内容涵盖信号完整性、电磁仿真、热分析等系统设计的方方面面，以及112G PAM4、PAM-3 USB 4.0、DDR5、3D-IC 等热点议题，欢迎点击“下载文档”免费打包获取这7场技术专题的讲义合辑。
以下是7场技术专题的详细介绍
112 Gbps PAM4 互连模型简化
全信道建模和仿真
- Samtec -
人工智能/机器学习、高性能计算、量子计算和数据中心设备等领域正广泛采用 112 Gbps PAM4 速率。
高速信号通常通过高性能的前面板、夹层板和背板互连器在多个印刷电路板 (PCB) 之间传输。在较低的速度下，针对设计的每个部分（裸片-封装-Breakout-PCB-Breakout-连接器-Breakout-PCB-Breakout-封装-裸片）使用单独的级联模型进行信号完整性仿真，可获得良好的仿真结果。
然而，对于 112 Gbps PAM4 及更高速的应用，为了获得准确的结果，必须将 PCB-连接器接口视为单个整体进行仿真。
本专题将讨论 Samtec 和 Cadence 如何合作提供高性能互连模型，这些模型可以直接与 Cadence PCB 设计融合，帮助应对新的高速仿真挑战。
如何签核多芯粒高速接口
以符合信号完整性要求
- Apex Semiconductor -
本专题以一个基于芯粒的 SmartNIC 平台为例，该平台由 CXL I/O 集线器和两个八核 RISC-V 处理器组成，探究生态系统如何协同配合，以成功设计出这一系统。
该案例研究包括一个内部高速接口，即 Bunch of Wires (BoW) Open Die-to-Die (D2D) 标准，其中每个 D2D 链接的双向带宽为 1 Tb/s。此外，该平台还支持 x40 PCIe Gen-5 和 800 Gb/s（x8 112Gbps）以太网网络连接，两者均可灵活配置。SmartNIC 系统级封装包含 3 个芯粒，是在有机基板中实现的。
在本讲义中，Apex Semiconductor 将介绍使用 Cadence 设计和分析工具对该平台上的三个高速接口进行信号完整性签核的方法。
高性能 Clarity 项目演示 50GHz
及更高频率的仿真-测量结果一致性
- Wild River Technology -
在过去的两年中，Cadence 和 Wild River Technology (WRT) 的资深专家携手合作，使用 Cadence Clarity 3D Solver和 WRT 信道建模信号完整性工具 CMP-50 解决实际电磁场分析中的基本问题。
涉及的主题包括：测量技术和制造过程对物理参数的影响，以及仿真的边界条件和材料识别。去嵌测量能否确保仿真结果与测量结果具有良好的对应关系，除此之外还有哪些选择？测量是一个普遍问题，但解决方案尚不明确，Wild River Technology 将从对应性的角度对其进行讨论。最后，将提出旨在改进物理测量的指导原则和建议，以确保 Clarity 电磁仿真结果与测量结果保持良好的相关性。
本次讨论主题将以务实的观点进行深入探讨，适用于使用各种 EDA 工具和测试硬体的工程师。
DDR5 DIMM SI 分析方法
- Micron -
为了满足存储、计算、人工智能/机器学习、汽车和其他尖端应用的需求，Micron DRAM 产品的运行速度达到了前所未有的水平。
本专题将介绍利用 Cadence 最新分析技术的参考流程，并讨论如何克服在系统级分析的不同阶段遇到的信号完整性挑战。重点关注如何利用可靠的工作流程来高效产出高性能、稳健可靠的设计。
优化 HBM3 硅基板设计的布线策略
- Cadence -
在人工智能处理、数据中心和高端图形应用的增长趋势推动下，市场对硅基板设计中 HBM3（第三代高带宽内存）接口的需求不断上升。要高效设计 HBM3 接口，必须采用一种方法，在一个集成的设计和分析环境中部署虚拟原型验证、约束优化、自动布线和签核。
本专题将介绍 Cadence 成功指导客户在超大规模计算应用中实施的方法。
应对 PAM-3 USB 4.0 的挑战
设计与分析
- JAP Plus Inc -
在本次专题中，JAP Plus Inc 公司将探讨在过渡到 PAM-3 USB 4.0 接口时面临的新的信号完整性挑战以及发射器 (Tx) 和接收器 (Rx) 的合规要求。
为了满足这些要求，将展示 Cadence Sigrity SystemSI 技术中提供的自动化的合规性测试功能，其中包括眼图密度 (eye density)、眼图轮廓 (eye contours) 、浴缸曲线 (bathtub curve)，和噪声浴缸曲线 (noise bathtub) 测试。
使用 Celsius 对高级电子封装进行热仿真
- Samsung AVP -
高级 3D 封装技术的出现为 AI 和 HPC 等高性能应用提供了支持。然而，3D 堆叠裸片带来了设计和散热方面的挑战。要应对这些挑战，必须在硅片版图规划和封装设计的早期阶段进行热仿真。
在本专题中，Samsung AVP将使用 Cadence Celsius Thermal Solver进行热仿真，以分析各种类型的 3D 封装架构。
前半部分将探讨对 3D-IC 热测试载具进行的热仿真——Celsius Thermal Solver能够为仿真快速导入基板和电路板设计。Samsung AVP仿真了多种 floorplan 方案，然后与实验测量结果进行比较，同时比较了 Celsius 和其他工具的建模用时、求解用时和结果准确度。虽然两种工具的准确度相似，但 Celsius 平台易于导入设计，并显著缩短了建模和求解用时。
后半部分展示逻辑裸片封装上 3D 堆叠 HBM 的系统级热建模。通过仿真可以确定温度热点，轻松生成表面温度等值线并提取气流流线图。
